반도체 8대공정(6)-Metal

Metal Interconnect Process로 알려진 반도체 금속 배선 공정은 반도체 장치 제조의 중요한 부분입니다. 여기에는 통합 회로 (IC) 내의 다양한 구성 요소를 연결하는 전도성 path 또는 와이어를 생성하는 것이 포함됩니다. 이 금속 와이어는 트랜지스터, 저항, 커패시터 및 기타 회로 요소 사이의 전기 신호의 흐름을 보장합니다. 이 프로세스는 스마트폰, 컴퓨터 및 기타 통합 시스템과 같은 최신 전자 장치의 기능을 가능하게하는 핵심입니다. 오늘은 금속 배선 공정 프로세스에 대해 알아보겠습니다. 

 

1 . 금속 층의 증착(Deposition)

공정은 반도체 웨이퍼에 얇은 금속 층의 증착으로 시작됩니다. 금속 상호 연결에 사용되는 일반적인 재료는 알루미늄(Al) 및 구리 (Cu)이며, 구리는 더 나은 전도성으로 인해 고급 기술에서  많이 사용됩니다. 금속 증착 방법으로는 주로 물리 증기 증착 (PVD) 및 화학 증기 증착 (CVD)이 이용됩니다. 구리 상호 연결의 경우 dual-damascene 공정은 일반적으로 고밀도 및 안정적인 배선을 만드는 데 사용됩니다.

 

2 . Patterning

금속 층이 증착되면 다음 단계는 패터닝됩니다. 여기에는 금속 층을 선택적으로 에칭하여 필요한 상호 연결을 생성하는 것이 포함됩니다. 패터닝은 photolithography 라는 프로세스를 사용하여 다음의 하위 단계를 포함합니다.

Photoresist 코팅 : 얇은 포토 레스트 재료 층이 웨이퍼에 적용됩니다. Photoresist는 가벼운 노출에 반응하여 패터닝에 중요합니다.

Exposure and Development : 포토 레지스트는 원하는 회로 패턴을 함유하는 마스크를 통해 자외선 (UV)에 노출됩니다. Photoresist의 노출 된 영역은 개발자 솔루션에서 더욱 용해되거나 덜 용해됩니다.

에칭 : Photoresist를 개발 한 후, 금속의 노출 된 영역이 에칭되어 배선 패턴을 만듭니다. 일반적인 에칭 기술에는 wet 에칭 및 dry 에칭 이 포함됩니다.

 

3 . 평면화(Planarization)

에칭 후, 웨이퍼는 종종 금속으로 인해 고르지 않은 표면을 가지고 있습니다. 후속 층이 평평한 표면에 구축 될 수 있도록 화학 기계적 연마(CMP)가 사용됩니다. 이 단계는 과도한 재료를 분쇄하여 균일한 평면 표면을 만들어 표면을 부드럽게합니다.

 

4 . 유전체층(Dielectric) 증착

금속 와이어를 분리하고 단락을 방지하기 위해, 유전체 재료가 금속 배선 층에 증착됩니다. 사용되는 가장 일반적인 유전체 재료는 이산화 실리콘 (Sio₂) 및 Low-k 유전체(신호 속도를 향상시키고 전력 소비를 줄이기 위해 인접한 금속 라인 사이의 capacitance를 줄임)입니다. 증착 방법은 CVD 및 원자 층 증착 (ALD)을 포함합니다.

 

5 . 에칭과과 Via 형성

Dielectric Layer가 증착 된 후, VIA (구멍)는 다른 금속 층 간의 연결을 허용하기 위해 이를 통해 에칭해야합니다. 이 단계에는 다른 금속 층간에 수직 연결(vias)을 만들 수있는 유전체 층에서 개구부를 생성하는 것이 포함됩니다.

 

6 . 금속 채우기

일단 VIA가 형성되면, 층 사이의 전기 접촉을 확립하기 위해 금속으로 채워져 있어야합니다. VIA에 사용되는 금속은 종종 구리이며 전기 도금 로 알려진 공정을 통해 증착됩니다. 구리는 웨이퍼의 노출 된 영역과 VIA 내에 다른 금속 수준을 연결합니다.

 

7 . 최종 평면화 및 연마(Planarization and Polishing)

VIA가 금속으로 채워진 후, 과량의 구리로 인해 표면이 고르지 않을 수 있으므로, 다음 배선 층이 추가되기 전에 표면이 매끄럽고 평면을 보장하기 위해 다른 CMP 단계가 사용됩니다.

 

8 . 추가 레이어 및 반복

고급 IC 설계에서는 다수의 구성 요소를 상호 연결하려면 다중 금속 층이 필요합니다. 각 층은 증착, 패터닝, 형성 및 금속 충전 공정을 반복하는 것을 포함합니다. 계층의 수가 증가함에 따라 프로세스의 복잡성도 증가하여 IC의 무결성과 성능을 유지하기 위해 정확한 제어가 필요합니다.

 

9. Metal 공정의 도전과제

저항 및 capacitance : 트랜지스터의 기능 크기가 감소함에 따라 금속 와이어는 그에 따라 스케일링해야합니다. 이로 인해 상호 연결에서 저항 및 capacitance 가 높아져 신호 전송 속도를 늦추고 전력 소비를 증가시킬 수 있습니다. 구리 배선 (알루미늄 교체) 및 저 K 유전체 와 같은 혁신은 이러한 문제를 해결하는 데 도움이됩니다.

상호 연결 지연 : 현대 프로세서에서 상호 연결로 인한 지연은 트랜지스터 전환 시간보다 더 중요해질 수 있습니다. 이를 완화하기 위해 the-silicon vias (TSVS) 및 3D 스택 과 같은 기술은 상호 연결 사이의 거리를 줄이고 전반적인 성능을 향상시키는 데 사용됩니다.

고급 Packaging: 반도체 장치의 복잡성이 증가함에 따라 System-in-Package (SIP) 및 Chip-on-Wafer-on-Substrate (COWOS)와 같은 고급 포장 방법 더 많은 층을 통합하고 상호 연결 길이를 줄임으로써 성능을 향상시키기 위해 개발되고 있습니다.

 

요약하면, 반도체 금속 배선 공정은 기능적 통합 회로를 생성하는 데 필수적입니다. 더 작고 빠르며 전력 효율적인 장치에 대한 수요가 증가함에 따라 재료, 제조 기술 및 설계 아키텍처의 지속적인 혁신은 반도체 배선의 미래를 주도 할 것입니다.